Realpe, Paulo CesarSánchez Pastrana, Alex Eduardo2024-03-042024-03-042023https://repositorio.uniajc.edu.co/handle/uniajc/2147Este proyecto se centró en el desarrollo de un sistema de Lazo de Seguimiento de Fase (PLL) implementado en una tarjeta de desarrollo FPGA, con el objetivo primordial de sincronizar la señal de reloj del acelerómetro ADLX355 con una fuente de señal externa. La iniciativa abarcó desde la caracterización detallada del acelerómetro, evaluando parámetros críticos como desplazamiento, frecuencia y fuerza, hasta el modelado y la implementación de un circuito digital en la FPGA que facilitara la sincronización precisa entre las señales. Este enfoque permitió no solo asegurar un sincronismo efectivo sino también optimizar el sistema para la captura y transmisión de datos en tiempo real, garantizando la estabilidad y fiabilidad del sistema. La implementación del PLL en la FPGA destacó por su innovación, mostrando cómo la tecnología puede ser aplicada para resolver desafíos complejos de sincronización en sistemas electrónicos avanzados. Este logro es especialmente relevante en aplicaciones donde la precisión en la captura de datos es crítica, como en la medición de vibraciones o en sistemas de monitoreo en tiempo real. Al alcanzar estos objetivos, el proyecto no solo demostró la capacidad técnica del equipo para llevar teorías avanzadas a la práctica sino también la versatilidad de las FPGA para implementar soluciones digitales complejas, abriendo camino para futuras investigaciones y aplicaciones en el campo de la electrónica.application/pdfspaInstitución Universitaria Antonio José Camacho, 2023Trabajo de grado - Pregradoinfo:eu-repo/semantics/closedAccessAtribución-NoComercial-SinDerivadas 4.0 Internacional (CC BY-NC-ND 4.0)PLLFPGAAcelerómetroSincronismoFuente de reloj